ALTERAのCPLDが入手不能なので、XILIXのCPLDを使って同等性能でDiscrete DSD DAC 基板が作れないかどうか、このところ検討をしていますが、どうにもなかなか難しいというのが現状です。
S/N、要はFFT解析するところのノイズフロアを下げきれない、ノイズの挙動に奇妙なところがある、というのが今のところの結論です。聴感のみで評価する場合はALTERA版と比較してS/Nが悪いとわかる方がどれだけ存在するかどうか、というのはあります。非常にノイズレベルが低い領域での話であり、少なくとも私には比較不能ですが・・・
これというのも、A/D変換性能の非常に高いADC ICが出てきていて、法外(失礼)に高価なオーディオプレシジョンではなくても当方でも気軽に高性能な測定ができるような環境になってきている。というのがあります。
と、いうことで、CPLDの置き換えだけで簡単に、という話にはなりませんでした。
XILINXのCPLDは非常に古いプロセスを使った設計の古いデバイスで、今どきコア電圧が3.3Vという恐ろしい仕様であることが効いているのではないかと推測しています。
とは言っても、EMMのマイトナーさんのDACではこのCPLDを使ってDiscrete DSD DACを構成されていたようですので、なにか、当方の設計に見落としがあるのかもしれません。
実は、こういった高性能な測定ができるようになって気がついたのですが、FPGA内部のデジタル回路の組み方でアナログDSD出力のS/Nに結構な影響を及ぼすことがあります。たとえば、機能を詰め込んだり、ジャンパ設定などでモードや機能の選択肢を増やしたりしすぎると、良くない影響を及ぼす場合があることもわかってきています。よく言われるグラウンド・バウンスの問題もあると思いますし、FPGA内部で配線の引き回しが増えることで、要らぬジッタを誘発しているということもあると思われます。
要は、FPGA内のロジックも、デジタル機能的に仕様を満たしていれば良しとするだけでなく、アナログ性能に悪影響を与えないように注意深く回路構成を考える必要性が更に高まっているということなのでしょう。当たり前といえば当たり前です。
FPGAだけでなく、そもそもLSI設計における、レイアウト設計のノウハウといったものも、まさにそういった点を含んでいるのでしょうね・・・。
同様にCPLD内部の回路も、レイアウトを含めてXILINX方式に最適化する必要があるのかもしれません (特に複雑な回路ではないのですが)。現状では省電力モードで動作するような設定にしたりとか、しています・・・(^^;