外装を開けてみたものの、考えてみたら動作確認すらしていませんでした。順番が全く逆ですが、DENONのSACDチェックディスクをかけて1kHzの正弦波信号をオシロで観測することにしました。
クリックして拡大画像を見てください。
DSDのノイズがかなり出ていますが、DSDを入力するDAC ICの出力をもつ機種では珍しいことではないようです。良くも悪くも、要はこれがSACDなのでしょう（このページのQ6を参考までにご参照ください）。
さて、システムクロックが11.2896MHzの機種にデシメーション・フィルタFPGAを接続するには3倍の周波数の33.8688MHzをなんとかして用意してやる必要があります。
2通りの考え方があると思います。ひとつには、11.2896MHzを3逓倍するという手段が考えられます。この場合、unbuffered type のCMOS IC(要はHCU04)を使った共振回路でアナログ的に3逓倍する方法があるようです。
次に、独立した33.8688MHzの発振器を用意し、デシメーション・フィルタFPGAにこれを供給するとともに、システムにはこのクロックを3分周した11.2896MHzを供給するという考え方があります。
どちらを採用するかですが、システム基板のパターンを追っていくと、11.2896MHzのクロックを引き出すのに都合のよいポイントが無さそうですので、今回は後者の方法を採用することにします。
ただし、オンボードに実装されている水晶振動子と周辺のC,Rを撤去する必要はあります。
3分周の回路は、というと、LSI設計的には次のような回路がまず思い浮かびます。
でもこれは失格ですね。素子が2個必要です。
このような回路なら素子が1個で済みますのでベターでしょう(2個目のJKFFの/Q端子から出力をとればインバータは不要です)。図ではopenになっていますが、PRNやCLRN端子は’H’ (3.3V)にしておきます。念のため・・・。
問題は、3分周回路の出力は、デューティーが50%にならないということです。
11.2896MHzは、信号を追ってみると、DAC ICの他にはどうやらDSDデコーダLSIとサーボLSI？に入っているようです。
世の中にはクロックのデューティーが50%でないと正しく動作しないLSIがあります。代表的なものはDDR SDRAMなどがそうで、要は内部でクロックの両エッジ(立上りと立下り)を使っているようなLSIでは50%でないと正しく動作しません。一般的には動作速度の速いLSIで両エッジを使うことが比較的よくあるようです。
デジタルオーディオのような低速なアプリケーションではおそらく片エッジしか使っていないと思いますが、確認してみる必要はありそうです。
「確認」といっても、実際に入力してみて動作がおかしくならないことを「祈る」だけなんですが・・・。
続く・・・