見落としていました！
前回の記事で、セットの基板上の11.2896MHz発振回路からはクロック信号を取り出せるポイントが無いと書きましたが、あらためてパターンをよく見たところ、発振回路からCXD2754Qへ入るクロックラインの途中にチェック用のパッドがしっかりと存在していました。ここから11.2896MHzのクロックが引き出せそうです。
ということで、例によって方針がコロコロ変わりますが、3分周作戦は置いておいて、3逓倍作戦を敢行することにします。
DSD2S/PDIFデシメーション・フィルタFPGAは、クロックとして768fs(=33.8688MHz)が必要です。でも、セットのシステムには256fs(=11.2896MHz)のクロックしかありませんから、これを3倍の周波数に逓倍しようというわけです。
SOP14ピンタイプのTC74VHCU04とチップタイプのL,C,R部品を使って、変換基板上に上記の回路を組みあげました。電源は3.3V。ちなみに、DIPタイプのICとリードのL,C,Rではうまく動作しないかもしれません。
Aitem-Labという会社の小さな変換基板を使いました。
入口の抵抗１個だけはリードタイプを使いました。
チップ部品は裏へ半田付。
11.2896MHzのクロック発生器出力を実際に上記の回路へ入れてみました。
なぜかSDRAM_DAI基板らしき物体がありますが、ここでは単に11.2896MHzの信号発生器として利用しただけです。
クリックするとオシロの波形写真へ飛びます 。
無事に3逓倍の回路が働いています。これをセットの基板につないで33.8688MHzを作れば、DSD2S/PDIFデシメーション・フィルタFPGAを動かすことができそうです！これならばセットの基板を(水晶発振回路を取り払うといった)改造しないで済みます。
続く・・・