本番のデシメーション・フィルタ基板はDV-S757Aに両面テープで取り付けてしまっていますし、手持ちの基板も一切ありませんので、別の基板にFPGAのコードを焼きつけて実際に動かしてみました。
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全体にかなりいい加減な実装ですがご容赦ください。11.2896MHzの3逓倍回路はデシメーション・フィルタ基板上に載せました。ちなみに、FPGA近くの水晶発振器は関係ありません。基板に実装されているだけです。念のため。
DSD_BCK(64fs)はJACKの近くの空きチップ・ケミコンのランドを経由して半田面から部品面へ引き出しました。
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で、無事にS/PDIFからPCMに変換された信号が出てきました。したがってCXD2753Rだけではなくて、CXD2754Qを使った最新のSACDプレーヤーでもデシメーション・フィルタ基板が使えることがわかりました。「ロジカル」には動作に全く問題はないようです。
CXD2754Qの場合は、マスタクロックが768fsではなくて、256fsに変わっていますのでそのままではデシメーション・フィルタ基板が動きません。外付け回路で3逓倍してから入力する必要があります。
少し不便ではありますが、使用しているXILINXのSPARTAN3は、11MHzそこそこの低い周波数のクロックではPLLで逓倍できないという仕様上の制約があり、仕方のないところです。
ところで、なぜ部品面から信号を引き出すことにこだわるのかというご質問を受けました。回答としては、「半田面に集中しても全然問題ありません。」ただ、この基板の下にデシメーション・フィルタ基板をうまいこと押し込むことができるとは思えなかったのと、検討やメンテナンス上、セットの基板の上側に位置していたほうが都合がよかったからです。
この製品の場合、空きスペースが広大ですから、基板の半田面から空いている空間へ信号を引き出せば良いのでは？と考える方が多いと思います。ところが、この製品の場合、信号線を可能な限り最短の長さでデシメーション・フィルタ基板まで導かないと、ラッチミス（データの取込みエラー）を起こして出力データにノイズが乗ってしまいます。そのために配置の自由度があまり無いという問題があります。
実際、今回はデシメーション・フィルタ基板をかなりラフに実装しており、信号線は中継点から130mmくらいの長さのリード線でFPGA基板まで引き込んでいることもあり、まれにノイズがでることがありました。
ノイズの原因はズバリDSD_BCKの信号の鈍りです。DSD_BCKはDACチップを3個ドライブしなければなりませんし、もともとのパターンも長いですので、さらに加えてリード線で合計20cm近くも引きまわしている状態では誤動作もやむを得ませんが・・・。
したがって、デシメーション・フィルタ基板を恒久的にセットに組み込むためには、DSD_BCK(DSD_L/DSD_Rも)の引き出し線は極限まで短くする必要があります。
なぜ信号の鈍りが大きくなるかというと、DSD_BCK, DSD_L, DSD_Rの各信号がCXD2754Qから引き出される際の大元のダンピング抵抗が470オームと値が大きいからだと考えています。リード線で引き出す前の標準の状態でもかなりダンプが効いている感じです。
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DIYERへの嫌がらせか(笑)、あるいはFCC(※)を通すための苦肉の策かわかりませんが・・・。
ここの集合抵抗を22オームあたりに交換すればラッチミスの可能性はなくなると踏んでいます。ただ、鉛フリー実装であるということと、1608が4つ集まった小さなサイズですので、慣れない人にとっては半田付けが厄介だと思います。したがって気軽に試してみて下さいとは言えないのが苦しいところです・・・（私はいつかきっとやりますが）。
結局、最近の機種は鉛フリー半田と実装密度の問題によって、弄り難いというところに落ち着いてしまいそうです。
いったん終了します
※アメリカにおける電波障害の規制