最終的な仕様をまとめておきたいと思います。
構成としては、オリジナルのSDRAM_DAI機能に、デジタルフィルタ付きの差動出力モードと、I2SのNOS出力モードを追加し、どちらかを排他的に使用できるようにしたものです。概念図はここです。
差動モードでは自動的にデジタルフィルタを通過します。図ではデジタル・フィルタが１つのみで、メモリー通過モードとバイパスモードで共有するようになっていますが、実際の回路ではメモリー通過モードとバイパスモードのそれぞれに同仕様のデジタル・フィルタを積んでいます（細かい制御回路は異なっています）。
メモリー通過モードではジッタのない水晶発振器クロックでデジタル・フィルタを含む回路を駆動しますが、メモリーバイパスモードとデジタルフィルタを共有しようとすると、メモリー通過モードにおける回路パスが余計な経路を通過することになり、クロック品質を下げる原因になるためで、FPGA内部の専用グローバルクロックラインをできるだけ最短経路で通過できるように考慮したためです。
デジタル・フィルタ差動モードとNOSモードは、ボード上のジャンパで切り替えます。ある抵抗のランドをハンダでショートするかオープンにするかといったものです。ちなみに、スタンダード右詰め出力は選択できません。
出荷時にR19をハンダショートして発送します。そのままショートでお使いの場合はNOSモードになります。
デジタル・フィルタ差動モードでお使いの場合はハンダ・ブリッジをコテ先でオープンにして下さい。
作業は手早く行ってください。不必要に熱を加えすぎるとパターンがはがれる恐れがあります。
それぞれのモードの違いについては、タイミング仕様をご覧ください。モード別、入力信号のfs別に出力信号の仕様を記載しています。
こちらのSDRAM_DAI基板 for TDA1541A は、定番にはしませんので、時期がきましたら本blog上で受注を開始させて頂く予定です。
頒布価格ですが、FPGAのグレードupと、追加の設計対価を若干見て頂くということで、従来版のSDRAM_DAI基板プラスαで1枚22,000円でお願いしたいと考えています。何卒、ご理解をお願いします。
なお、過去に配布させて頂いたTDA1541A Dual差動基板用に、I2Sを左右同時モードに変換するCPLDを作る予定でいましたが、申し訳ありません。計画を撤回させていただきます。もしも同基板でご使用を予定されている方がいらっしゃる場合には、DAC基板の改造でご対処をお願いしたいと思います(1541チップ毎にパターンカットと半田ブリッジ、およびリード線付けを1箇所ずつ)。SDRAM_DAI基板とDAC基板の間にCPLDを挟むよりもリード線の引き回しも少なくなり、ジッタ性能にはプラスになるはずですので、どうかご了承ください。
改造法に関してはこちらの画像をご覧ください。要点としてましては、TDA1541Aデータシート5ページのTable 1において、入力モードをsimultaneous から time MUX TWC に変更頂くことになります。