カテゴリー: DSD2S/PDIF デシメーション・フィルタ

見落としていました！

前回の記事で、セットの基板上の11.2896MHz発振回路からはクロック信号を取り出せるポイントが無いと書きましたが、あらためてパターンをよく見たところ、発振回路からCXD2754Qへ入るクロックラインの途中にチェック用のパッドがしっかりと存在していました。ここから11.2896MHzのクロックが引き出せそうです。

ということで、例によって方針がコロコロ変わりますが、3分周作戦は置いておいて、3逓倍作戦を敢行することにします。

 DSD2S/PDIFデシメーション・フィルタFPGAは、クロックとして768fs(=33.8688MHz)が必要です。でも、セットのシステムには256fs(=11.2896MHz)のクロックしかありませんから、これを3倍の周波数に逓倍しようというわけです。

SOP14ピンタイプのTC74VHCU04とチップタイプのL,C,R部品を使って、変換基板上に上記の回路を組みあげました。電源は3.3V。ちなみに、DIPタイプのICとリードのL,C,Rではうまく動作しないかもしれません。

 

 

Aitem-Labという会社の小さな変換基板を使いました。

 入口の抵抗１個だけはリードタイプを使いました。

 

 

 

 

 

チップ部品は裏へ半田付。

 

 

 

 

 

 11.2896MHzのクロック発生器出力を実際に上記の回路へ入れてみました。

 

なぜかSDRAM_DAI基板らしき物体がありますが、ここでは単に11.2896MHzの信号発生器として利用しただけです。

 

クリックするとオシロの波形写真へ飛びます 。

 

 

 無事に3逓倍の回路が働いています。これをセットの基板につないで33.8688MHzを作れば、DSD2S/PDIFデシメーション・フィルタFPGAを動かすことができそうです！これならばセットの基板を(水晶発振回路を取り払うといった)改造しないで済みます。

続く・・・

 

 

 

外装を開けてみたものの、考えてみたら動作確認すらしていませんでした。順番が全く逆ですが、DENONのSACDチェックディスクをかけて1kHzの正弦波信号をオシロで観測することにしました。

 

クリックして拡大画像を見てください。

 

 

 

 

 

DSDのノイズがかなり出ていますが、DSDを入力するDAC ICの出力をもつ機種では珍しいことではないようです。良くも悪くも、要はこれがSACDなのでしょう（このページのQ6を参考までにご参照ください）。

さて、システムクロックが11.2896MHzの機種にデシメーション・フィルタFPGAを接続するには3倍の周波数の33.8688MHzをなんとかして用意してやる必要があります。

2通りの考え方があると思います。ひとつには、11.2896MHzを3逓倍するという手段が考えられます。この場合、unbuffered type のCMOS IC(要はHCU04)を使った共振回路でアナログ的に3逓倍する方法があるようです。

次に、独立した33.8688MHzの発振器を用意し、デシメーション・フィルタFPGAにこれを供給するとともに、システムにはこのクロックを3分周した11.2896MHzを供給するという考え方があります。

どちらを採用するかですが、システム基板のパターンを追っていくと、11.2896MHzのクロックを引き出すのに都合のよいポイントが無さそうですので、今回は後者の方法を採用することにします。

ただし、オンボードに実装されている水晶振動子と周辺のC,Rを撤去する必要はあります。

3分周の回路は、というと、LSI設計的には次のような回路がまず思い浮かびます。

でもこれは失格ですね。素子が2個必要です。

このような回路なら素子が1個で済みますのでベターでしょう(2個目のJKFFの/Q端子から出力をとればインバータは不要です)。図ではopenになっていますが、PRNやCLRN端子は’H’ (3.3V)にしておきます。念のため・・・。

問題は、3分周回路の出力は、デューティーが50%にならないということです。

 

 11.2896MHzは、信号を追ってみると、DAC ICの他にはどうやらDSDデコーダLSIとサーボLSI？に入っているようです。

世の中にはクロックのデューティーが50%でないと正しく動作しないLSIがあります。代表的なものはDDR SDRAMなどがそうで、要は内部でクロックの両エッジ(立上りと立下り)を使っているようなLSIでは50%でないと正しく動作しません。一般的には動作速度の速いLSIで両エッジを使うことが比較的よくあるようです。

デジタルオーディオのような低速なアプリケーションではおそらく片エッジしか使っていないと思いますが、確認してみる必要はありそうです。

「確認」といっても、実際に入力してみて動作がおかしくならないことを「祈る」だけなんですが・・・。

 続く・・・

 

デシメーション基板を入手された方から、DV-S757Aに組み込んだ結果、素晴らしい音質が得られて大変満足していらっしゃるというご連絡をいただきました。私としても非常にうれしく思っています。DV-S757Aに限らず、CXD2753Rを採用している機種であれば、信号の引出し口さえみつければかなりの機種で動作するのではないかと思っています。

私は、と言えば、実は今回の検討でDV-S757Aを酷使しすぎたせいか、まれにローディング不良が発生するようになってしまいました。PIONEERサービスから部品だけの購入ができないこともあり、マシンが完全におかしくなる前に「後継ぎ」を確保しておく必要があります。

とはいっても、CXD2753R搭載機種も、今となっては過去の機種になってしまい、今からヤフオクなどで競り合うのも「なんだかなあ」と思ってしまいます。

ということで、改造の母体となり得る現行機種を探してみることにし、検討した結果候補となる母体を見つけ、早速ゲットしました。税込・送料込みで24,000円を少し切ったあたりの価格でした。

 

 ごらんのとおり、内部はスカスカです。これだけ空間が大きいと、メンテナンス性は抜群です。

 

 

 

 

 

 

メイン基板は4層基板で、それなりに実装密度は高いですが、調査の結果、信号の取り出し口は何とかなります。

メインのLSIはCXD2754Qという最新のDSDデコーダです。

 

 

 この機種はうれしいことにクロック系が非常にシンプルで、PLLなどもありません。基板上に11.2896MHzの振動子が載っています。何を隠そう、DVDプレーヤーではなくて、オーディオ専用機なのです。

DACチップは特注品のようで、メーカーのカタログには載っていません。DACにI/V出力はなく、アナログ回路は単電源でオペアンプを駆動していることから、自作DACファンには興味がわかない機種だと思います。

デジタルアウトは光のみですが、基板は上位機種と共通になっていて、同軸出力用のパターンやジャックのランドが設けられていますので、これは使えそうです。

 

 

非常にかわいいトランスが鎮座しており、メカの左側もガラガラです。スイッチング電源ではないので、トランスを替えたり追加したりしたくなる方もいるかもしれません。

 

 

 

続く・・・

 

75オーム終端時のS/PDIF同軸出力波形を下記に示します。オシロに終端器をかませた上でDSD2S/PDIF基板の同軸出力を直接入力しました。パルストランス等で絶縁はしていません。

 

fs = 88.2kHz

クリックすると拡大します。

 

 

 

 

 

fs = 176.4kHz

クリックすると拡大します。

 

 

 

 

 立ち上がりは十分だと思います。パルストランスはお好みで付けていただいても全く問題はありませんが、立ち上がりを維持するのはそれなりに難しいかもしれません。

 CXD2753Rが載った基板には下のように配線しました。

 

クリックすると拡大します

 

 

 

 

 

3.3Vは下のレギュレータの入力からとりました。放熱フィンはGnd。このレギュレータは3.3Vから2.5Vを作るLDOのようです。

 

 

 

 

 

 

 

シャーシへの取り付けは下のようにしました。デシメーション基板半田面には、厚めの両面テープを重ねて座布団のようにしてシャーシへ貼りつけました。

 

クリックすると拡大します

 

 

 

 

※改造される場合は、ご自身で確認しながら作業してくださいね（特に電源関係）。DV-S757Aのロットによって回路構成や素子、基板のアートワークが異なる場合もありますし・・・、なにとぞ自己責任でお願いします。

 

デシメーション・フィルタ基板が製造工場から上がってきましたので、部品の実装を手半田で済ませて早々にデバッグを開始しました。ちなみに、S/PDIF出力には同軸、光ともに74VHCU04によるバッファーアンプをかませてあります。

さすがに、自前の半田付けは職人さんや、リフロー半田には美しさではかないません（＾＾；；

 

 

とりあえずDV-S757Aに仮組みです。本来はメインのデジタル基板の下にCXD2753Rの載った基板があり、本基板も同じく最下層に突っ込まなくてはなりませんが、検討のため両者とも最上階に引っ張り出しておきます。

DV-S757Aの場合、音声系DACやOPAMP、そして映像系のスイッチャーICとすべてのコネクタ類が載った大きな片面基板は、SACDトラポとして使うだけであれば無くても差支えがないので取り払います。

 

もっとも、SACDを挿入した時に再生されるレイヤーを、DV-S757A側であらかじめ「SACD STEREO」に設定してから分解する必要があります。これを忘れると悲惨なことになります。

とにかく、この基板を付けたままだと、DV-S757Aに限ってはデシメーション基板を押し込むのは難しそうではあります。

 

基板には特に問題はなさそうです。基板へのパラメータ設定はディップSWなどでセットの外へ引き出して行うのが便利です。とりあえず設定項目は88.2kHz、176.4kHzの切り替えのみですが・・・。

SACDの音は柔らかいですね。PCMに変換してもそれは十分感じられます。春先まではカラヤンのCDをよく聴いていましたが、最近ではSACDばかりかけています。

 

 

ほとんど機能が完成していますので、実際にDENONのSACDディスクを再生して正弦波を見てみましょう。

比較としてPS3のSACD光デジタルOUTを同じDACで受けた出力も見てみます。実はPS3の最近のファームではSACDでも44.1kHz/16bitで光デジタル出力が可能になっています（そのせいかどうか、ハイブリッドディスクにおいてCDレイヤーがXMB上に現われなくなってしまったので困っていますが、それは置いておいて…）。

同じDACをつないで出力レベルがPS3と同じですので、PS3もSACDの0dBがPCMのフルスケールになるようにDSDからPCMへ変換していると考えられます。

 まずはPS3、上から1kHz, 10kHz, そして15kHzの正弦波（44.1k/16bit）です。サムネールではわからないので画像をクリックして大きなサイズで見てください。遷移先の画像ファイルはブラウザできちんと100%表示にしてご覧ください。そうでないと正弦波が歪んで見えてしまいます。

 

 

 

 

 

 

 

 

 

 

 

 

結構ノイズ・シェーピングのノイズが漏れているように見えます。

 続いてデシメーション基板の波形です。まずはfs=88.2kで、上から1kHz, 10kHz, 15kHz, そして30kHzです。SACDテストディスクなので30kHzの正弦波も入っています。

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ノイズ・シェーピングのノイズはかなりきれいに取りきっています。30kHzでは3dB程度レベルがダウンしており、このあたりがカットオフ周波数になっているといえます。

次はfs=176.4kで、上から1kHz, 10kHz, 15kHz, そして30kHzです。

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

高域特性を伸ばすためのトレードオフというか、ノイズ・シェーピングのノイズもfs=88.2kHzの場合と比べて、少し増えています。

結局、フィルタの仕様は下記のようにしております。おそらくこれでFIXです。

[1] 88.2kHzモード

• 通過帯域  0-24kHz
• 阻止帯域  56kHz以上
• リジェクション性能   -145dB
• TAP数   512

[2] 176.4kHzモード

• 通過帯域  0-24kHz
• 阻止帯域  99kHz以上
• リジェクション性能   -150dB
• TAP数   256

24kHzから阻止帯域の下限まではなだらかに落としていくという感じになります。本来であれば、サンプリング周波数の半分の周波数を阻止帯域として、 それ以上の帯域で-150dBなり、というようにしたいところですが、リジェクション性能を稼ぐには、阻止帯域を少し高い方へずらした方がフィルタ係数の設計上都合が良いようです。 ちなみに、こういったフィルタ設計に良くつかわれる手段としてREMEZアルゴリズムという方法でフィルタ係数を算出しています。

当然、0-24kHzまではフラットを狙っています。浮動小数点演算などの効果もあって24bit精度は楽に超えています。

物理的な仕様としては、

1. 2.8224MHz(64fs)のDSD_BCK(ビットクロック)
2. DSD_BCKに同期したL/RそれぞれのDSD信号(パルス密度変調されたオーディオ信号)
3. DSD_BCKに位相ロックした33.8688MHz(768fs)のDSD_MCK(マスタクロック)

の合計4本の信号を88.2kHzか176.4kHzのS/PDIF(光と同軸)出力に変換する変換機ということになります。

 

フィルターの係数データを40bit浮動小数点相当でROMに格納し、かつ、演算を40bit浮動小数点相当で行い、丸め（最後に24bitにまとめるとき）にノイズシェーパを使ってみたところ、可聴帯域でもともとのDSDの特徴がはっきりとわかるほどに、更にS/Nが改善されました。

まずは、fs=88.2kHzのリニア周波数軸、対数周波数軸表示

 

続いて、fs=176.4kHzのリニア周波数軸、対数周波数軸表示

これで、十分満足できるフィルタ性能になったと思います。

 

ここで、AUDIOチェックディスクという性格から、このSACDに含まれる正弦波テスト信号の品質は、DSPなどの演算性能のチェックに使用できるほど高いS/Nを有するものではないだろうと判断し、自前でテスト用のDSD正弦波を作ることにしました。

詳細は書きませんが、零点シフト、極シフト、7次ノイズシェーパという方法で、PCMの正弦波をPDM（パルス密度変調）、つまりDSDに変換し、ご参考（解凍してExcelなどの折線グラフ表示）FPGAの設計データへ食わせます。

その結果、FPGA（の設計データ）が吐き出した出力を適当なプログラムを組んで.wavに変換し、WaveSpectraで観測した結果を示します。

fs=88.2kHzだけですが、リニア周波数軸、対数周波数軸の順で、

やはり、そこそこ満足できる性能のフィルタがすでにできていたのです。