検討経過 – ページ 16 – エレクトロアートのデジタルオーディオ実験室

SDRAM_DAI基板のバリエーション

この秋には、SDRAM_DAI基板のバリエーションを、と考えております（FPGAの中身のバリエーションを増やしたいということです）。

具体的には、TDA1541A（特に左右独立Dual差動）を想定したI2Sが出力できるものをリリースできたらと思います。
現状実装されているFPGAのXC3S50では容量の関係で無理ですが、ピンコンパチの上位バージョンの石を使ってデジタルフィルタまで組み込むことを考えております。44.1/48kHzは4倍オーバーサンプリング、88.2/96kHzは2倍オーバーサンプリング、そして176.4/192kHzはNOSに自動的に切り替わる、というようなものを想定しています。

なお、以前リリースしたI2Sではない左右同時モードの差動基板にも入力できるように、差動I2S信号から変換するCPLDもリリースするつもりです。

その辺の回路規模の（はい、あくまで回路規模です。コードのROM容量ではありません）見積もりが全然できていませんので、本当にデジタルフィルタを組み込めるかどうかわかりませんが、性能の良いものを作りたいと思います。

ちなみに、TDA1541Aがもう入手できませんので、DAC基板自体は作る予定はありません。

もう一つ、これは完全に個人的趣味の道楽ですが、TDA1547に接続するSDRAM_DAI基板（もちろんFPGAの方）も時間を見つけて何とかしたいと思っています（当方が何を狙っているのか、鋭い方はわかってしまうかも・・・）。こちらはTDA1547基板のアイデアもあったりします。いわゆるダブルディファレンシャルではなく、左右独立の移動平均2パラ差動なんていうとわかってしまうかも・・・・。

SDRAM_DAIの出荷前基板チェック

SDRAM_DAI基板は全数出荷検査を行って、動作を一通り確認してからお送りしています。この出荷テストの目的は、部品の実装不良などが原因の不良をふるい落とすことです。

SDRAM_DAI基板の全コネクタに必要なものを接続しておき、ロータリーSWでモードを切り替え、入力を切り替えつつ、基板へ入力（基板から出力）するすべての信号が正しくFPGAにつながっているかどうかをチェックしています。
ロータリーSWのどこかのプルアップ抵抗が外れていたり、ショートしていれば、SWが正しく動作しませんので不良がわかります。

入力S/PDIF信号は44.1kHz系統と48kHz系統を繋いでおき、2つの水晶発振器が動くことを確認します。
FPGAとSDRAM間は信号が8bit幅で接続されていますが、たとえばそのうちのLSBbitが半田不良などで未接続やショートしていた場合には、出力のLSB, 8, 16, 24bit目がおかしくなりますから、オシロの波形が大きく乱れて不良が認知できます。

リリースから現在まで、このテストで発見された不良発生率は1%で、実装業者さんの仕事は確かといえるでしょう。
ちなみに、発見された不良は、最終出力の多連抵抗の電極が1つずつズレて実装されていたというものです・・・。

デシメーション基板, S757Aへの取付け

PIONEERのDV-S757Aの場合、大元の3.3Vのレギュレータは電源基板上に在り、ワイヤーでメインのDVDM基板(1番値段が高そうな多層版)を経由してSACD基板へ供給されています。

クリックすると拡大画像に遷移します

このレギュレータの温度上昇にも気を配ってください(DSD2S/PDIFデシメーション・フィルタ基板の装着により消費電流がおよそ70mA増えています!)。

さて、マルチメディアプレーヤでのSACD再生の場合、クロックシステムが複雑になります。普通は映像用の27MHz水晶振動子から22.5792/24.576MHz, 16.9344MHz, 33.8688MHz, 36.864MHzなどのクロックを得ています。

たった1つの水晶振動子からこれだけの種類のクロックを得るための働き者のICが、NPCのSM8707HVです。

クリックすると拡大画像に遷移します

つまり、33.8688MHzにはすでにSM8707HVによるジッタがあることになります。加えてDSD2S/PDIFデシメーション・フィルタ基板のFPGA内部で2段PLLによって内部動作クロックを生成しますので、DACへの送出し時点ですでにPLL群によるジッタがそれなりに存在していることになります。

一方、SCD-XE600の場合、11.2896MHzの水晶発振出力をFPGA内部で動作クロック周波数に変換するのは1回だけですので、DV-S757AにDSD2S/PDIFデシメーション・フィルタ基板を組み込む場合よりもジッタという点では有利です。

しかし、FPGA基板を物理的にどこへ押し込むかという問題を抜きにして考えると、DV-S757Aへデシメーション・フィルタ基板を取り付ける方が遥かに容易です。

デシメーション基板その後、その6

FPGA設計内部の詳細は省略しますが、256fs版のDSD2S/PDIFデシメーション・フィルタ基板がうまいこと動作しております。予定よりも早く動作にこぎつけました。

クリックすると拡大画像に遷移します

CXD2754Qから出力する、DSD_BCK, DSD_L, DSD_Rのダンピング抵抗が何気に替っていたりします。

クリックすると拡大画像に遷移します

配線をもう少し短くしたいところですが、まあ、とりあえず妥協することにします。ダンピング抵抗を小さくしたことが効いて、この配線長でも波形のダレが何とか許容範囲に収まっていると判断します。

基板はタカチのL字金具でリアパネルにビス止め。

クリックすると拡大画像に遷移します

ぼやっと見ていると、S/PDIFの同軸出力がもともと付いていたように非常に自然にそこにあるように感じられます。

なんといってもSACD専用の同軸出力です。

このXE600の基板は少し変わった基板で、いわゆるガラスエポキシの両面基板ではなく、安っぽい感じの基材なのですが2層以上の多層構造になっているようです。

そして、銅箔が通常よりも厚いように感じられます。そこへ持ってきて鉛フリー半田でリフロー仕上げされているため、熱容量の高いしっかりとしたコテを使わないと半田を溶かすのが難しく、作業は簡単ではありません。

そういうわけで4連のチップ抵抗も普通の基板より半田付けが難しかったような気がします。慣れない方にはそこそこ改造リスクはあるとお考えください。

また、XE600の3.3V LDOからFPGAの電源を取っているとLDOはかなり発熱します(FPGA基板は70mAくらい消費します)。もともとこのLDOは非常に熱く、温度上昇値の限界に近いくらい温度が上がっているのではないかと考えられる程ですが、それに加えて更に熱くなりますので、このLDO出力を使うことは避けるべきです(何らかの放熱手段が取れればその限りではないかもしれませんが)。

当方はUNREG5Vをフィルタコンデンサの足から取ってFPGA基板上で3.3Vに落として使いましたが、結果的に音にも好ましい方に出るようです。

電源トランス自体も小さく、もともとの給電能力が目一杯という可能性もあります。残念ながらシステムの安全性まで保障して組み込み例をご紹介しているわけではございませんので(DV-S757Aの例も同様です)、その辺の加減がご自身で判断できる方（覚悟できる方）以外は改造には取り組まないようにしてください。

デシメーション基板その後、追記

SCD-XE600にデシメーション・フィルタ基板を取り付けようとするには、DSD_BCK, DSD_L/R の各信号のダンピング抵抗を交換し、基板上の11.2896MHzを3逓倍する回路を追加する必要がある旨、前回書きましたが、クロックの3逓倍については、FPGA内部のクロック管理機能を大幅に変更することで、外付け回路を不要にすることができるかもしれません（フィルタ機能・性能については仕様は全く変わりません）。

これができればSCD-XE600を使うためのハードルを少し下げることができそうです。ただ、現状の（おもにDV-S757Aなどを想定した）バージョンのデシメーション・フィルタ基板とは別バージョンになってしまいます。

8月に入ったらすぐに現状のデシメーション・フィルタ基板のリリースを再開させていただく予定です。上記の別バージョンについては、ダンピング抵抗の交換とともに、8月になりましたら検討を開始する予定ですが、現時点では変更ができることをお約束するものではないことをご了承いただきたいと思います。

DSD_BCK

セット標準の470オームダンピング抵抗出力波形

ここまで鈍らせるとDACのためになり、音が良かったりするのかな？

同じDSD_BCK

ダンピング抵抗の手前、CXD2754Q出力波形

基板にSACD用のピンJACKを付けてしまったので、そのままでは基板をシャーシに納められません。というわけで、とりあえずリアパネルに追加で穴を開け、検討できる日まで置いておきます。

5.1ch用JACK両脇の小穴は、タカチのUCK-P13あたりを使って、片持ち梁、ならぬ片持ちパネル？式に基板を固定するつもりのものです・・・・。

デシメーション基板その後、その5

本番のデシメーション・フィルタ基板はDV-S757Aに両面テープで取り付けてしまっていますし、手持ちの基板も一切ありませんので、別の基板にFPGAのコードを焼きつけて実際に動かしてみました。

クリックすると拡大画像に遷移します。

全体にかなりいい加減な実装ですがご容赦ください。11.2896MHzの3逓倍回路はデシメーション・フィルタ基板上に載せました。ちなみに、FPGA近くの水晶発振器は関係ありません。基板に実装されているだけです。念のため。

DSD_BCK(64fs)はJACKの近くの空きチップ・ケミコンのランドを経由して半田面から部品面へ引き出しました。

クリックすると拡大画像に遷移します。

で、無事にS/PDIFからPCMに変換された信号が出てきました。したがってCXD2753Rだけではなくて、CXD2754Qを使った最新のSACDプレーヤーでもデシメーション・フィルタ基板が使えることがわかりました。「ロジカル」には動作に全く問題はないようです。

CXD2754Qの場合は、マスタクロックが768fsではなくて、256fsに変わっていますのでそのままではデシメーション・フィルタ基板が動きません。外付け回路で3逓倍してから入力する必要があります。

少し不便ではありますが、使用しているXILINXのSPARTAN3は、11MHzそこそこの低い周波数のクロックではPLLで逓倍できないという仕様上の制約があり、仕方のないところです。

ところで、なぜ部品面から信号を引き出すことにこだわるのかというご質問を受けました。回答としては、「半田面に集中しても全然問題ありません。」ただ、この基板の下にデシメーション・フィルタ基板をうまいこと押し込むことができるとは思えなかったのと、検討やメンテナンス上、セットの基板の上側に位置していたほうが都合がよかったからです。

この製品の場合、空きスペースが広大ですから、基板の半田面から空いている空間へ信号を引き出せば良いのでは？と考える方が多いと思います。ところが、この製品の場合、信号線を可能な限り最短の長さでデシメーション・フィルタ基板まで導かないと、ラッチミス（データの取込みエラー）を起こして出力データにノイズが乗ってしまいます。そのために配置の自由度があまり無いという問題があります。

実際、今回はデシメーション・フィルタ基板をかなりラフに実装しており、信号線は中継点から130mmくらいの長さのリード線でFPGA基板まで引き込んでいることもあり、まれにノイズがでることがありました。

ノイズの原因はズバリDSD_BCKの信号の鈍りです。DSD_BCKはDACチップを3個ドライブしなければなりませんし、もともとのパターンも長いですので、さらに加えてリード線で合計20cm近くも引きまわしている状態では誤動作もやむを得ませんが・・・。

したがって、デシメーション・フィルタ基板を恒久的にセットに組み込むためには、DSD_BCK(DSD_L/DSD_Rも)の引き出し線は極限まで短くする必要があります。

なぜ信号の鈍りが大きくなるかというと、DSD_BCK, DSD_L, DSD_Rの各信号がCXD2754Qから引き出される際の大元のダンピング抵抗が470オームと値が大きいからだと考えています。リード線で引き出す前の標準の状態でもかなりダンプが効いている感じです。

クリックすると拡大画像に遷移します。

DIYERへの嫌がらせか(笑)、あるいはFCC(※)を通すための苦肉の策かわかりませんが・・・。

ここの集合抵抗を22オームあたりに交換すればラッチミスの可能性はなくなると踏んでいます。ただ、鉛フリー実装であるということと、1608が4つ集まった小さなサイズですので、慣れない人にとっては半田付けが厄介だと思います。したがって気軽に試してみて下さいとは言えないのが苦しいところです・・・（私はいつかきっとやりますが）。

結局、最近の機種は鉛フリー半田と実装密度の問題によって、弄り難いというところに落ち着いてしまいそうです。

いったん終了します

※アメリカにおける電波障害の規制

デシメーション基板その後、その4

もうバレバレのようですから明記してしまいますが、実験台のセットはSONYのSCD-XE600という最廉価SACD機です。ネットなどを見ていると、上位機種のSCD-X501やSCD-XA1200ESと基板が共通部品となっているようです。

まずは基板上で信号を追って、必要な信号をどこから取り出すかを調査しなければなりません。

クリックすると大きい画像に遷移します

SCD-XE600には同軸OUTがありませんが、上位機種のSCD-XA1200ESなどには存在しており、基板上には東芝のTOS-LINKの右側に空きランドがあります。このランドに同軸用のJACKを取り付けて、ここからSACD専用のS/PDIFを出すことにします。

次に、DSD_BCK, DSD_L, DSD_R, そしてDSD_MCK（このセットの場合は11.2896MHz）を取り出すポイントを明確にしておきましょう。