DSD2S/PDIF デシメーション・フィルタ – ページ 3 – エレクトロアートのデジタルオーディオ実験室

DSD2S/PDIF デシメーション・フィルタ遅れてます

再リリースが遅れている訳ですが、前回のリリースで基板が払底し(夏頃には基板がなくなり次第終了しようと思っていたのですが、ありがたいことに助命嘆願が殺到しまして・・・)、ある事情で今までの基板データが使用できなくなったためにアートワークをやり直していたのです。それで、どうせ引き直すのならばフェライト・トロイダルコアが載るスペースを追加しようと思いついたのです。

DV-S757Aといい、SCD-XE600といい、いずれも同軸デジタル出力は絶縁していません。ということで「デシメーション基板も、まあ、それでいいか」と思っていたのですが、トラポの高級機は多くの機種がしっかりと絶縁されています。せっかくパターンを引き直すのだから「コアが載るスペースでも追加しておこう」と思いついたわけです。

ゲートICとインバータをSOICから面積の小さいTSSOPに変更し(提供させて頂くのは実装済み基板なので問題はないと・・・)、少し板端方向に移動してもらったうえで長手方向に若干基板サイズを伸ばすことで面積を増やし、FT-50-#**が載るようにしました。

前バージョンを入手された方はゴメンナサイ(FPGAの中身は変わっていません)。従来の基板でも出力ジャックにしがみつくような形でコアを取り付けて頂くことは可能だと思いますので、どうしても絶縁したいという方は、そのような方法でご対処をお願いします。基板を台湾製(写真は試作基板で韓国製。ちなみに前バージョンは中国製)に変更したこともあって、コアは添付しませんが基板価格を1,000円程度値上げをさせて頂こうと考えています。

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パルストランスを巻いて176.4kHzでまともな信号を出すのに大変手間取ってしまいました。176.4kHz対応のトスリンクが製造中止にならなければ、おそらく同軸出力を絶縁できるようにしようとは考えなかったと思います。

続く・・・。

デシメーション基板　組込み例　その2

DSD2S/PDIFデシメーション・フィルタの組み込み報告を頂きました。今度は256fs版をSCD-XE600に取り付けられた、「kephis様」のHPを紹介させていただきます。大変ご丁寧な説明を頂きましてありがとうございました。

http://homepage1.nifty.com/dcr/dcmic/dsd2spdif/dsd2spdif.html

リリース予定

SDRAM_DAI基板の再リリースを10/3金曜から予定しております。まだTDA1541Aバージョンではありません。現状通りPCM1794(A)用となりますのでご注意ください。

DSD2S/PDIFデシメーション・フィルタに関しては、諸事情により工程が遅れております。まだリリース日が見えません。ご迷惑をおかけしますが今しばらくお待ち頂けます様にお願いします。尚、誠に勝手ながらご予約等はお受けしておりませんのでアナウンス前のご注文はご遠慮いただけます様にお願いします。

デシメーション・フィルタ組込み例 2題

デシメーション・フィルタを導入された方からご報告を頂きました。いずれの方も当ブログで紹介した組み込み記事にとどまらない貴重な事例をご提供くださいました。

最初は、東京都のN様

DV-S757Aへの組み込みですが、アナログ基板を外さずにSACD基板から上面にDSD関連信号を引き出してきてデシメーション・フィルタ基板へ入力されています。

組み込み当初は音楽信号に混じってホワイトノイズが重畳していたそうです(写真1枚目)。

これを、

信号ケーブルを銅箔テープで包み、絶縁のためチューブをかぶせる。銅箔はシャーシ（基板取り付けネジ部）へアース線を接続する。
使用していないケーブルをコネクター根元でカット or　その他のケーブルは最短にカット。
SPDIF信号用のRCAコネクターのGNDは絶縁リングを取り外し、シャーシへ直接取り付ける。

といった対策を施して無事にノイズを抑えられたということです(写真2枚目)。
768fs版は33MHz超のクロックラインを引き回さなければならないため、DV-S757Aへの実装ではこれが一つの難関ですが、参考になるかと思います。N様、ありがとうございました。

次は兵庫県のY様

768fs版を、2ch専用のSACDプレーヤーであるmarantzのSA-15S1へ導入されたそうです。貴重な実装例ですね。

「たまたまプレーヤーのシャーシ側面に、M3でタップを切ってくださいといわんばかりの穴あきのタブのでっぱりがあったので、そこにネジを切ってスペーサーでとめています。まるで純正のボードのように収まっています。」とのことです。

信号線はDACチップであるシーラスのCS4397直前から引き出されているということです。CS4397であれば1.27mmピッチですから、注意深く作業すればチップの根元から信号を引き出すこともなんとかできそうです。

右側手前の基板にDACチップが載っている模様です(写真1枚目)。

引き回しも短く済みますし、取り回しも容易そうで、デシメーション・フィルタ基板の実装向きの機種といえそうです。美しい機器なので新品改造は勇気が必要そうですが・・・。

Y様、情報をありがとうございました。

デシメーション・フィルタの再リリースです

お待たせして申し訳ありませんでした。デシメーション・フィルタのリリースを再開いたします。

今回より、256fs版と768fs版をご希望により選択頂けます。下記記事中フォームの通信欄にご希望の種類を記載してください。

256fs版を選択された場合、47オームの集合抵抗2個 (1個は予備)と、JALCO社製のSPDIF用ジャック (SCD-XE600と完全互換ではありません。金属のシールドカバーを取り払ってお使い下さい) 1個のセットをオプションで提供させていただきます。ご希望の方は基板代12,000円と送料500円 (EXPACK500) に200円を追加で加算してください。オプションセットを希望される場合は通信欄にその旨お書き添えください。

本基板、および本基板を組み込んだセットを、オークションなどを通じて個人間売買することは固くお断りします。

組み込みに際しては、安全面を含め、その結果については組み込んだ方の責任で実施されるものとさせていただきます。

お申込みはこちらからお願いします。当面はおひとり様1枚限りとさせて頂きます。ご了承をお願いします。

在庫がなくなり次第終了させていただきます。フォームから送信可能でも、すでに終了している場合がございます。その場合も、その旨ご連絡させていただきます。

それでは、よろしくお願いします。

終了しました。月末から来月初めあたりにかけて再リリースいたします。誠に申し訳ありませんが予約はお断りしております。再リリースまでフォームからご注文頂きましても、当方にメールは届きませんのでご了承ください。

デシメーション基板, S757Aへの取付け

PIONEERのDV-S757Aの場合、大元の3.3Vのレギュレータは電源基板上に在り、ワイヤーでメインのDVDM基板(1番値段が高そうな多層版)を経由してSACD基板へ供給されています。

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このレギュレータの温度上昇にも気を配ってください(DSD2S/PDIFデシメーション・フィルタ基板の装着により消費電流がおよそ70mA増えています!)。

さて、マルチメディアプレーヤでのSACD再生の場合、クロックシステムが複雑になります。普通は映像用の27MHz水晶振動子から22.5792/24.576MHz, 16.9344MHz, 33.8688MHz, 36.864MHzなどのクロックを得ています。

たった1つの水晶振動子からこれだけの種類のクロックを得るための働き者のICが、NPCのSM8707HVです。

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つまり、33.8688MHzにはすでにSM8707HVによるジッタがあることになります。加えてDSD2S/PDIFデシメーション・フィルタ基板のFPGA内部で2段PLLによって内部動作クロックを生成しますので、DACへの送出し時点ですでにPLL群によるジッタがそれなりに存在していることになります。

一方、SCD-XE600の場合、11.2896MHzの水晶発振出力をFPGA内部で動作クロック周波数に変換するのは1回だけですので、DV-S757AにDSD2S/PDIFデシメーション・フィルタ基板を組み込む場合よりもジッタという点では有利です。

しかし、FPGA基板を物理的にどこへ押し込むかという問題を抜きにして考えると、DV-S757Aへデシメーション・フィルタ基板を取り付ける方が遥かに容易です。

デシメーション基板その後、その6

FPGA設計内部の詳細は省略しますが、256fs版のDSD2S/PDIFデシメーション・フィルタ基板がうまいこと動作しております。予定よりも早く動作にこぎつけました。

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CXD2754Qから出力する、DSD_BCK, DSD_L, DSD_Rのダンピング抵抗が何気に替っていたりします。

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配線をもう少し短くしたいところですが、まあ、とりあえず妥協することにします。ダンピング抵抗を小さくしたことが効いて、この配線長でも波形のダレが何とか許容範囲に収まっていると判断します。

基板はタカチのL字金具でリアパネルにビス止め。

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ぼやっと見ていると、S/PDIFの同軸出力がもともと付いていたように非常に自然にそこにあるように感じられます。

なんといってもSACD専用の同軸出力です。

このXE600の基板は少し変わった基板で、いわゆるガラスエポキシの両面基板ではなく、安っぽい感じの基材なのですが2層以上の多層構造になっているようです。

そして、銅箔が通常よりも厚いように感じられます。そこへ持ってきて鉛フリー半田でリフロー仕上げされているため、熱容量の高いしっかりとしたコテを使わないと半田を溶かすのが難しく、作業は簡単ではありません。

そういうわけで4連のチップ抵抗も普通の基板より半田付けが難しかったような気がします。慣れない方にはそこそこ改造リスクはあるとお考えください。

また、XE600の3.3V LDOからFPGAの電源を取っているとLDOはかなり発熱します(FPGA基板は70mAくらい消費します)。もともとこのLDOは非常に熱く、温度上昇値の限界に近いくらい温度が上がっているのではないかと考えられる程ですが、それに加えて更に熱くなりますので、このLDO出力を使うことは避けるべきです(何らかの放熱手段が取れればその限りではないかもしれませんが)。

当方はUNREG5Vをフィルタコンデンサの足から取ってFPGA基板上で3.3Vに落として使いましたが、結果的に音にも好ましい方に出るようです。

電源トランス自体も小さく、もともとの給電能力が目一杯という可能性もあります。残念ながらシステムの安全性まで保障して組み込み例をご紹介しているわけではございませんので(DV-S757Aの例も同様です)、その辺の加減がご自身で判断できる方（覚悟できる方）以外は改造には取り組まないようにしてください。

デシメーション基板その後、追記

SCD-XE600にデシメーション・フィルタ基板を取り付けようとするには、DSD_BCK, DSD_L/R の各信号のダンピング抵抗を交換し、基板上の11.2896MHzを3逓倍する回路を追加する必要がある旨、前回書きましたが、クロックの3逓倍については、FPGA内部のクロック管理機能を大幅に変更することで、外付け回路を不要にすることができるかもしれません（フィルタ機能・性能については仕様は全く変わりません）。

これができればSCD-XE600を使うためのハードルを少し下げることができそうです。ただ、現状の（おもにDV-S757Aなどを想定した）バージョンのデシメーション・フィルタ基板とは別バージョンになってしまいます。

8月に入ったらすぐに現状のデシメーション・フィルタ基板のリリースを再開させていただく予定です。上記の別バージョンについては、ダンピング抵抗の交換とともに、8月になりましたら検討を開始する予定ですが、現時点では変更ができることをお約束するものではないことをご了承いただきたいと思います。

DSD_BCK

セット標準の470オームダンピング抵抗出力波形

ここまで鈍らせるとDACのためになり、音が良かったりするのかな？

同じDSD_BCK

ダンピング抵抗の手前、CXD2754Q出力波形

基板にSACD用のピンJACKを付けてしまったので、そのままでは基板をシャーシに納められません。というわけで、とりあえずリアパネルに追加で穴を開け、検討できる日まで置いておきます。

5.1ch用JACK両脇の小穴は、タカチのUCK-P13あたりを使って、片持ち梁、ならぬ片持ちパネル？式に基板を固定するつもりのものです・・・・。

デシメーション基板その後、その5

本番のデシメーション・フィルタ基板はDV-S757Aに両面テープで取り付けてしまっていますし、手持ちの基板も一切ありませんので、別の基板にFPGAのコードを焼きつけて実際に動かしてみました。

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全体にかなりいい加減な実装ですがご容赦ください。11.2896MHzの3逓倍回路はデシメーション・フィルタ基板上に載せました。ちなみに、FPGA近くの水晶発振器は関係ありません。基板に実装されているだけです。念のため。

DSD_BCK(64fs)はJACKの近くの空きチップ・ケミコンのランドを経由して半田面から部品面へ引き出しました。

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で、無事にS/PDIFからPCMに変換された信号が出てきました。したがってCXD2753Rだけではなくて、CXD2754Qを使った最新のSACDプレーヤーでもデシメーション・フィルタ基板が使えることがわかりました。「ロジカル」には動作に全く問題はないようです。

CXD2754Qの場合は、マスタクロックが768fsではなくて、256fsに変わっていますのでそのままではデシメーション・フィルタ基板が動きません。外付け回路で3逓倍してから入力する必要があります。

少し不便ではありますが、使用しているXILINXのSPARTAN3は、11MHzそこそこの低い周波数のクロックではPLLで逓倍できないという仕様上の制約があり、仕方のないところです。

ところで、なぜ部品面から信号を引き出すことにこだわるのかというご質問を受けました。回答としては、「半田面に集中しても全然問題ありません。」ただ、この基板の下にデシメーション・フィルタ基板をうまいこと押し込むことができるとは思えなかったのと、検討やメンテナンス上、セットの基板の上側に位置していたほうが都合がよかったからです。

この製品の場合、空きスペースが広大ですから、基板の半田面から空いている空間へ信号を引き出せば良いのでは？と考える方が多いと思います。ところが、この製品の場合、信号線を可能な限り最短の長さでデシメーション・フィルタ基板まで導かないと、ラッチミス（データの取込みエラー）を起こして出力データにノイズが乗ってしまいます。そのために配置の自由度があまり無いという問題があります。

実際、今回はデシメーション・フィルタ基板をかなりラフに実装しており、信号線は中継点から130mmくらいの長さのリード線でFPGA基板まで引き込んでいることもあり、まれにノイズがでることがありました。

ノイズの原因はズバリDSD_BCKの信号の鈍りです。DSD_BCKはDACチップを3個ドライブしなければなりませんし、もともとのパターンも長いですので、さらに加えてリード線で合計20cm近くも引きまわしている状態では誤動作もやむを得ませんが・・・。

したがって、デシメーション・フィルタ基板を恒久的にセットに組み込むためには、DSD_BCK(DSD_L/DSD_Rも)の引き出し線は極限まで短くする必要があります。

なぜ信号の鈍りが大きくなるかというと、DSD_BCK, DSD_L, DSD_Rの各信号がCXD2754Qから引き出される際の大元のダンピング抵抗が470オームと値が大きいからだと考えています。リード線で引き出す前の標準の状態でもかなりダンプが効いている感じです。

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DIYERへの嫌がらせか(笑)、あるいはFCC(※)を通すための苦肉の策かわかりませんが・・・。

ここの集合抵抗を22オームあたりに交換すればラッチミスの可能性はなくなると踏んでいます。ただ、鉛フリー実装であるということと、1608が4つ集まった小さなサイズですので、慣れない人にとっては半田付けが厄介だと思います。したがって気軽に試してみて下さいとは言えないのが苦しいところです・・・（私はいつかきっとやりますが）。

結局、最近の機種は鉛フリー半田と実装密度の問題によって、弄り難いというところに落ち着いてしまいそうです。

いったん終了します

※アメリカにおける電波障害の規制